我们在用verilog或VHDL设计数字系统时，通常有行为描述和结构描述等多种表述方式，你写的verilog或VHDL源码都会被综合器软件转化为RTL级描述，而RTL级描述也是用verilog或VHDL语言来表述的，行为描述和结构描述,RTL级描述都是用verilog或VHDL语言来表述的，那么到底 ...